近日，美国加州大学圣巴巴拉分校曹伟博士，在 Nature 上发表了一篇关于晶体管技术的综述，文章题为《晶体管的未来》（）。

　　曹伟是第一作者，加州大学圣巴巴拉分校卡斯塔夫·班尼吉（）教授是通讯作者。原始论文长达 30 页，在 Nature 编辑部的建议下进行了大幅精简，即便如此审稿人依然表示：“你们的论文几乎值得写一本书。”

　　文章中，曹伟指出对于通过为场效应晶体管（FET，Field Effect Transistor）缩放而建立分层框架借此设计亚 10nm 栅极长度 FET 来说，目前所面临的最主要的挑战是，如果抛开成本只从技术角度出发，最主要的挑战可被简单概括为：如何在不牺牲性能的前提下，有效增强栅控以压制 FET 缩放带来的沟道漏电增加。

　　据介绍，当人类刚进入亚微米尺度开展研究时，硅基 FET 的持续缩放曾陷入停滞。原因是当时主流的传统平面硅沟道和氧化硅栅介质已经达到物理极限，导致无法有效地控制漏电。

　　幸运的是，在各界的资金和智力投入下，高介电常数氧化锆栅介质、三维鳍形栅等新技术的商业化大幅延续了硅基 FET 的寿命。

　　到了亚 10nm 栅长尺度，FET 将再次面临主流技术走到物理极限的困境。氧化锆栅介质厚度目前已经接近隧穿漏电区，无法对增强栅控有任何帮助。

　　所以，目前能采取的主要手段只能集中在优化栅结构，比如使用环形栅取代鳍形栅以及减薄沟道厚度等。亚 10nm 栅长尺度对沟道厚度的要求极其严苛，据仿真结果估算即使采用栅结构最优的环形栅，也必须把沟道厚度降低至 3nm 以内。

　　可惜的是，硅厚度的减薄会导致迁移率快速降低，从而让性能大幅减低。目前为止，还看不到硅基 FET 能在亚 10nm 栅长尺度持续缩放的可能。

　　其一，原子级厚度材料比如碳纳米管和二维材料的开发。如上所述，原子级厚度材料在解决沟道漏电方面拥有天然优势，但是后发的劣势使其在其他方面跟主流硅技术还存在不小差距，比如晶圆级材料的质量、高介电常数栅介质金属栅的兼容性、p 型器件的性能等。

　　其二，三维集成。平面缩放面临着物理极限、功耗密度、制造成本等多重制约。三维集成把晶体管密度的增加拓展到三维空间，从而降低了芯片成本对器件本身缩放的依赖。如此，FET 在功耗、性能、成本等通常相互制约的因素里，拥有了更加宽松的优化空间。

　　其三，低功耗新型 FET。MOSFET 单能带单载流子热发射的工作原理，决定了其沟道漏电控制对于栅介质和器件结构的依赖非常高，导致缩放变得极为困难。而新型低功耗 FET 采用不同的工作原理，能够大幅降低这种依赖，从而使得缩放更容易，器件的功耗和性能也比 MOSFET 更好。

　　那么在 MOSFET 缩放过程中，栅级效率下降的原因是什么？对此曹伟说道：“这可以用一个简化的三端电容模型来解释。栅、源、和漏极，在亚阈值区对沟道中央均形成了一个静电耦合电容。很显然，更大的端口耦合电容更能取得对于沟道电势控制的主导权。”

　　在 MOSFET 的缩放过程中，源漏电极到沟道中央的距离在变小，导致源漏到沟道中央的电容在增大。然而，受制于栅介质隧穿漏电，栅介质厚度也就是栅电极到沟道的距离无法得到缩短，这导致栅极电容无法提升。这样一来，栅极电容与器件端口总电容的比例在降低，对沟道电势的控制力相应降低，即栅极效率会出现降低。

　　那么，现代 MOSFET 缩放采用了哪些新技术，来解决栅极氧化物的大栅极泄漏的限制？

　　目前，主要手段就是采用高介电常数的栅介质材料，其中当前主流高介电常数栅介质是氧化锆。在保证栅电容不变的前提下，栅介质物理厚度可以大幅增加，从而大幅降低隧穿概率及栅极漏电。

　　FinFET 可以直接制备在体硅上，工艺最容易、散热也最好。缺点是栅控不足以支撑 FET 持续的缩放；NW FET 在栅控上是三者中最好，但是制备工艺复杂，制造成本较高；NS FET 的栅控介于其他两者之间，其多通道改型具备其他两者不能比拟的性能扩展空间，故当前备受业界亲睐，比如台积电已经采用该类技术。

　　而由于制造难度、成本以及功耗密度的限制，MOSFET 物理尺寸的缩小和设备集成密度的增加已经停止，那么这会对未来的电子设备产生什么影响？

　　曹伟表示，MOSFET 物理尺寸的缩小的确是在减缓，并且还没完全停止。当前的沟道长度距离源漏直接隧穿的物理极限还有一段距离。即使未来 MOSFET 尺寸最终停止，曹伟认为摩尔定律也不会终结。

　　而且业界还有很多延续摩尔定律的手段，比如三维集成。性能、功耗、成本都会持续改进，所以他认为 MOSFET 尺寸缩小的停止不会对电子设备产生根本性影响。

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