该晶体管采用两级晶体管T1和T2串联而成，芯片内还集成有电阻R1和R2及续流二极管D，以改善晶体管工作时的稳定性和可靠性。R1和R2能改善达林顿晶体管的热稳定性、降低漏电流。续流二极管D的作用是晶体管驱动感性负载时，用于泄放电感中储存的能量，避免高压损坏晶体管或其他元件。

　　[1] 张屏英，周佑谟.晶体管原理[M].上海:上海科学技术出版社，1985.

　　[2] [美] 图雷蒲 O D.半导体器件工艺手册[M].王正华，叶小琳，夏如兴,译.北京：电子工业出版社，1987.

　　[3] [美] 施敏.半导体器件物理与工艺[M].苏州:苏州大学出版社，2003.

　　【摘 要】达林顿晶体管增益大、可靠性高,尤其在大功率应用中更加简便.介绍了20 A硅PNP达林顿晶体管的设计思路、芯片的内部结构、工艺流程和工艺参数,同时列出了制造的产品的电性能测试结果.

　　研制中我们选用的电阻率为18～20 Ω·cm。当集电结反压为200 V时，按单边突变结理论，集电结耗尽层宽度：

　　其中NC为外延层杂质浓度，VD为PN结势垒电压，VCB为集电结反向电压，q为电子电量。这样，耗尽宽度约13 μm，再考虑到集电结结深约为12 μm的情况，外延层厚度应大于25 μm。

　　按照以上版图生产的达林顿晶体管芯片，封装于F-2型铜管壳中，其典型热阻值为0.4～0.5 ℃/W，能够满足晶体管耗散功率的要求。

　　图2是晶体管芯片的剖面示意图。T1为达林顿晶体管前级，T2为达林顿晶体管后级。电阻R1是连接T1和T2管基区的条形磷扩散区，其阻值由扩散条的长宽比和扩散后的方块电阻共同决定，基区扩散时一并形成。电阻R2由T2管发射区下方的基区分布电阻形成，续流二极管D实际上是T2管的集电结，通过T2管发射区之间的窗口与T2管发射极金属相连，T1管发射极通过金属条与T2管基极连接。

　　离子和固定电荷会对器件反向特性的稳定性产生较大影响。我们在氧化过程中均采用掺氯氧化工艺，芯片表面采用SiO2/Si3N4复合膜钝化和保护，不仅避免了反向击穿电压蠕变等现象发生，还能提高产品合格率。

　　首先，版图设计时要保证T2管能够通过20 A电流，这主要与T2管的发射极周长有关。

　　芯片版图设计时，选用以下方案:版图采用梳状结构，结终端采用平面结构，芯片表面采用SiO2/Si3N4复合层进行钝化保护。

　　产品试制和测试结果验证了设计方案的可行性和有效性，产品主要参数测试结果见表1。

　　其次，版图设计时要考虑芯片尺寸和封装形式，满足晶体管的耗散功率要求，这就需要考虑晶体管的热阻RT:

　　其中Tj为最高结温，TC为壳温，Ptot为耗散功率。Tj为175 ℃，壳温25 ℃时耗散功率为200 W，因此，达林顿晶体管的热阻应低于0.75 ℃/W。

　　大功率达林顿晶体管是两只或多只晶体管串联而形成的复合晶体管，复合晶体管中的多个晶体管集成在同一芯片中，通过扩散、光刻、金属化等工艺手段的运用，实现各个晶体管之间的相互连接。达林顿晶体管增益大，可靠性高，使用方便，尤其在大功率应用中更加简便。

　　外延层生长→基区掩膜氧化→基区光刻及扩散→发射区光刻及扩散→基区接触孔光刻及扩散→生长Si3N4膜→引线孔光刻→正面蒸铝及铝反刻→合金→背面减薄及喷砂→—背面金属化→中测→划片→封装。

　　由于该晶体管功耗大、电流大，但其耐压不算高，为保证获得较小的饱和压降，减小工作时的发热，决定选用外延硅片制作。外延层保证晶体管的耐压等参数的要求，而其衬底层由于电阻很小，能最大限度地减小饱和压降。

　　外延层的电阻率和厚度必须满足晶体管的耐压要求，由于该达林顿晶体管中电阻R1，R2的影响，在较小反向电流下，VCBO和VCEO基本上是相等的。根据单边突变结雪崩电压的经验公式，外延层杂质浓度：

　　本文主要介绍了相对较少见的PNP型达林顿晶体管的设计思路、芯片的结构、工艺流程和工艺参数。

　　该晶体管除要求集电极最大电流达到20 A外，还要求耗散功率达到200 W，耐压达到200 V，工作电流10 A时，饱和压降小于2 V，F-2型封装。设计时需要综合考虑耗散功率、电流、饱和压降和耐压之间的相互影响，既要保证耐压达到要求，又要尽可能减小饱和压降，使晶体管工作时少发热。